HWC/Vivadoのエラー集と対策
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開始行:
10期TAが参考資料として制作しました。~
BD(ブロックデザイン), Project(Vivadoのプロジェクトファイ...
* 論理合成時の警告・エラー [#qde2d8eb]
** [Vivado 12-4739] set_clock_groups:No valid object(s) f...
XDCファイルを論理合成時に利用する設定になっているため警告...
無視可能だが修正する場合はVivadガイドを参照
** [Synth 8-327] inferring latch for variable 'XXX' [要確...
reg変数XXXに対してラッチが生成されたため警告が出る~
たぶんそのまま実機で動かすとほぼ確実に動かないためこの警...
たいていalways文で組み合わせ回路を作ろうとしてelseが足り...
** [Synth 8-350] instance ZZZ of module XXX requires 27 c...
** [Synth 8-3331] design XXX has unconnected port YYY [#l...
350:モジュールXXX、インスタンス名ZZZは27ポートあるが26ポ...
3331:モジュールXXXのポートYYYを記述中で利用していない場合...
意図的にやっているなら問題ないが、極稀に使わないといけな...
** [Synth 8-567] referenced signal 'XXX' should be on the...
組み合わせ回路のalways文でXXXが参照されているがセンシティ...
意図的に組み合わせ回路を作っている場合は、記述漏れ、FFを...
** [Synth 8-3332] Sequential element (XXX) is unused and ...
YYYモジュールのXXXのレジスターがどこでも利用されておらず...
無視しても問題ないが、たまに記述ミスで必要なのに意図せず...
** [Synth 8-3352] multi-driven net XXX with 1st driver pi...
** [Synth 8-4485] pin YYY is connected to multiply driven...
配線XXXが複数の信号(レジスタや定数)に接続されている~
(文字無理やりFPGAに実装すると)1本の配線にVCCとGNDをつなげ...
assignを複数箇所でやっているなどが考えられる~
また、YYYはXXXに接続されている信号の1つなのでこれを手がか...
終了行:
10期TAが参考資料として制作しました。~
BD(ブロックデザイン), Project(Vivadoのプロジェクトファイ...
* 論理合成時の警告・エラー [#qde2d8eb]
** [Vivado 12-4739] set_clock_groups:No valid object(s) f...
XDCファイルを論理合成時に利用する設定になっているため警告...
無視可能だが修正する場合はVivadガイドを参照
** [Synth 8-327] inferring latch for variable 'XXX' [要確...
reg変数XXXに対してラッチが生成されたため警告が出る~
たぶんそのまま実機で動かすとほぼ確実に動かないためこの警...
たいていalways文で組み合わせ回路を作ろうとしてelseが足り...
** [Synth 8-350] instance ZZZ of module XXX requires 27 c...
** [Synth 8-3331] design XXX has unconnected port YYY [#l...
350:モジュールXXX、インスタンス名ZZZは27ポートあるが26ポ...
3331:モジュールXXXのポートYYYを記述中で利用していない場合...
意図的にやっているなら問題ないが、極稀に使わないといけな...
** [Synth 8-567] referenced signal 'XXX' should be on the...
組み合わせ回路のalways文でXXXが参照されているがセンシティ...
意図的に組み合わせ回路を作っている場合は、記述漏れ、FFを...
** [Synth 8-3332] Sequential element (XXX) is unused and ...
YYYモジュールのXXXのレジスターがどこでも利用されておらず...
無視しても問題ないが、たまに記述ミスで必要なのに意図せず...
** [Synth 8-3352] multi-driven net XXX with 1st driver pi...
** [Synth 8-4485] pin YYY is connected to multiply driven...
配線XXXが複数の信号(レジスタや定数)に接続されている~
(文字無理やりFPGAに実装すると)1本の配線にVCCとGNDをつなげ...
assignを複数箇所でやっているなどが考えられる~
また、YYYはXXXに接続されている信号の1つなのでこれを手がか...
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